數位電路設計
Digital Circuit Design
學期
112-2
學分
0
學分
當期課號
515503
永久課號
CSCS10005
開課單位
資訊學院共同課程
授課教師
莊仁輝
校區
光復
類別
必修
上課時間表
| 節 | 週三 | 週五 |
|---|---|---|
3 10:10–11:00 | 數位電路設計 EC016（光復） 2 節連堂 | |
4 11:10–12:00 | ||
7 15:30–16:20 | 數位電路設計 EC016（光復） |
* 根據陽明交大上課時間表所列
概述
This course aims to introduce the fundamental concepts, methods and tools of logic design and digital circuits.
先修科目
教師未提供此項資料
備註
無備註
教學方式
助教及課程網站
評分方式
Homework 20%, Quiz 10%, Midterm Exam 35%, Final Exam 35%
課程大綱
教師未提供此項資料
週次計畫
| 週次 | 主題 |
|---|---|
| 第 1 週 | Digital Systems and Binary Numbers |
| 第 2 週 | Digital Systems and Binary Numbers |
| 第 3 週 | Boolean Algebra and Logic Gates |
| 第 4 週 | Boolean Algebra and Logic Gates |
| 第 5 週 | Gate-Level Minimization |
| 第 6 週 | Gate-Level Minimization |
| 第 7 週 | Combinational Logic |
| 第 8 週 | Combinational Logic / Midterm Exam |
| 第 9 週 | Combinational Logic |
| 第 10 週 | Synchronous Sequential Logic |
| 第 11 週 | Synchronous Sequential Logic |
| 第 12 週 | Synchronous Sequential Logic |
| 第 13 週 | Registers ad Counters |
| 第 14 週 | Registers ad Counters |
| 第 15 週 | Memory and Programmable Logic |
| 第 16 週 | Final Exam |
教科書
M. Morris Mano , Michael Ciletti, Digital Design: With an Introduction to the Verilog HDL, VHDL, and SystemVerilog, 6/e (Global Edition), Pearson FT Press
Office Hours
- 地點
- EC239
- 時間
- W5
- 聯絡方式
- email: jchuang@cs.nycu.edu.tw